SOT
製品の紹介
Small Outline Transistorの略語、小外形トランジスタパッチパッケージは、表面実裝型パッケージの1つであり、一般的にピンが8個(gè)以下の小外形トランジスタと集積回路である。 製品の特徴
製品の特徴
SOPに対して、SOTは8腳以下のデバイスのパッチパッケージ形式であり、サイズは小さい。
応用
SOTは最も成熟した業(yè)界標(biāo)準(zhǔn)パッケージの一つであり、ホールセンサ、低圧MOSFET管、電源管理チップ、リチウム電子保護(hù)チップなどの製品に応用されている。
工蕓の特徴
JEDEC規(guī)格を參照するか、達(dá)成してください。
異なる顧客ニーズに対応するために、リードフレーム設(shè)計(jì)とマルチ仕様パッドサイズをカスタマイズします。
グリーン製造、無鉛工。
信頼性テスト基準(zhǔn)
試験基準(zhǔn)は77サンプルセル中のゼロ欠陥である
JEDEC前提條件：J-STD-20/JESD 22-A 113
溫度/濕度試験：85°C/85%相対濕度、JEDEC 22-A 101
高圧爐試験：121°C/100%相対濕度/15 PSIG、JEDEC 22-A 102
溫度サイクル試験：-65 ~ 150℃、JEDEC 22-A 104
高溫保存試験：150°C、JEDEC 22-A 103
高加速応力試験：130°C/85% 相対濕度/33.5 PSIA、JEDEC 22-A 110/A 118
| 序號(hào) | 外型 | 腳數(shù) | 塑封體長 (D)mm | 塑封體寬 (E)mm | 塑封體厚 (A2)mm | 產(chǎn)品總寬 (E1)mm | 腳間距 (e)mm | 腳寬 ( b)mm | 腳長 ( L)mm | 站高 (A1)mm | 最大基島 尺寸mil | 最大基島 尺寸um | 框架厚度 mm | 框架 排列 | 默認(rèn) 包裝方式 |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 1 | SOT23-3L(14R) | 3L | 2.92±0.1 | 1.60±0.1 | 1.10±0.1 | 2.80±0.2 | 0.95 | 0.33-0.50 | 0.35-0.60 | 0-0.15 | 51×72 | 1300×2530 | 0.152 | 14×48 | 編帶 |
| 2 | SOT23-3L(Flat PIN) | 3L | 2.92±0.1 | 1.60±0.1 | 1.10±0.1 | 3.95±0.05 | 0.95 | 0.33-0.50 | 51×72 | 1300×2530 | 0.152 | 14×48 | 編帶 | ||
| 3 | SOT23-5L(14R) | 5L | 2.92±0.1 | 1.60±0.1 | 1.10±0.1 | 2.80±0.2 | 0.95 | 0.33-0.50 | 0.35-0.60 | 0-0.15 | 53×72 | 1350×1820 | 0.152 | 14×48 | 編帶 |
| 4 | SOT23-5L(Flat PIN) | 5L | 2.92±0.1 | 1.60±0.1 | 1.10±0.1 | 3.95±0.05 | 0.95 | 0.33-0.50 | 53×72 | 1350×1820 | 0.152 | 14×48 | 編帶 | ||
| 5 | SOT23-6L(14R) | 6L | 2.92±0.1 | 1.60±0.1 | 1.10±0.1 | 2.80±0.2 | 0.95 | 0.33-0.50 | 0.35-0.60 | 0-0.15 | 42×72 | 1066×1828 | 0.152 | 14×48 | 編帶 |
| 6 | SOT23-6L(Flat PIN) | 6L | 2.92±0.1 | 1.60±0.1 | 1.10±0.1 | 3.95±0.05 | 0.95 | 0.33-0.50 | 42×72 | 1066×1828 | 0.152 | 14×48 | 編帶 |
